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IBM发表新型绝缘体 助力先进制程芯片良率

2017-04-14

IBM发表新型绝缘体 助力先进制程芯片良率,IBM 在近日于美国硅谷举行的年度 IEEE 国际可靠度物理研讨会(International Reliability Physics Symposium,IRPS)上发表了新型绝缘体。

IBM发表新型绝缘体 助力先进制程芯片良率,IBM 在近日于美国硅谷举行的年度 IEEE 国际可靠度物理研讨会(International Reliability Physics Symposium,IRPS)上发表了新型绝缘体,该种材料有两种型态──氮碳化硅硼(SiBCN)以及氮碳氧化硅(SiOCN),号称两者都能让芯片性能与良率有所提升。此外 IBM 还展示了如何在线路之间填充 SiBCN 或 SiOCN,来建立线边缘粗糙度(line edge roughness,LER)变异的模型,以及透过预先筛选芯片测试达到更有效量测故障率、让芯片性能优化的新技术。

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在一篇题为《氮化硅(SiN)、SiBCN 与 SiOCN 间隔介质之时间相依介电质击穿(Time Dependent Dielectric Breakdown of SiN, SiBCN and SiOCN Spacer Dielectric)》的论文中,IBM Research 电气特性暨可靠度经理 James Stathis 描述了(22 纳米制程芯片上的) 10 纳米厚度 SiBCN 与 SiOCN 间隔介质性能如何超越 SiN,以及在 7 纳米制程测试芯片采用 6 纳米厚度绝缘介质的实验。

IBM 打算在 14 纳米制程节点(已经于 GlobalFoundries 生产)导入 SiBCN 绝缘体,而 SiOCN 将在 7 纳米节点采用;Stathis 透露,IBM 期望可在 5 纳米节点使用终极绝缘体──气隙(air gap)。

IBM Research 的 James Stathis 表示,SiBCN 与 SiOCN 的介电常数低于 Power 9 处理器采用的 SiN。

Stathis 指出,精确建立依据芯片运作电压决定的绝缘体材料寿命十分重要,因为在先进制程节点,若采用一般的 SiN 间隔介质,寄生电容会占据整体组件电容的 85%;但藉由利用具备较低介电常数的材料如 SiBCN 与 SiOCN,可降低寄生电容并因此改善芯片性能、提升良率。

LER 也是造成寄生电容的因素,IBM 在另外两篇分别题为「LER 冲击随机模型(A Stochastic Model for the Impact of LER)」以及「全面性 LER 冲击模型建立新方法(A New and Holistic Modeling Approach for the Impact of Line-Edge Roughness)」的论文中, 展示了 LER 如何在间隔线路的绝缘体内导致随机变异,并对介电电压/时间相依度带来不良影响;而 IBM 指出,采用其全面性随机模型,能在先进制程节点对整体芯片可靠性进行更精确的电压效应预测。

IBM 无晶圆厂可靠度小组(Fabless Reliability Group)的工程师,可以展示如何利用感知运算算法,更精确预测上述新型绝缘体的介电质击穿点;一旦采用新绝缘体的芯片开始生产,这种新的「智能」方法号称能大幅改善测试实际芯片时的效率。 其方法能在新一代晶圆制程被批准之前,实现优化的预筛选与测试顺序。

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